L'embalatge avançat és un dels punts forts tecnològics de l'era "More than Moore".A mesura que els xips es fan cada cop més difícils i costosos de miniaturizar a cada node de procés, els enginyers estan posant diversos xips en paquets avançats perquè ja no hagin de lluitar per reduir-los.Aquest article ofereix una breu introducció a 10 dels termes més comuns utilitzats en la tecnologia d'envasament avançada.
Paquets 2.5D
El paquet 2.5D és un avenç de la tecnologia tradicional d'embalatge 2D IC, que permet una utilització més fina de línies i espais.En un paquet 2.5D, les matrius nues s'apilen o es col·loquen una al costat de l'altra a la part superior d'una capa interposadora amb silici via vias (TSV).La base, o capa interposadora, proporciona connectivitat entre els xips.
El paquet 2.5D s'utilitza normalment per a ASIC, FPGA, GPU i cubs de memòria de gamma alta.El 2008, Xilinx va dividir els seus grans FPGA en quatre xips més petits amb rendiments més alts i connectar-los a la capa d'interposició de silici.Així van néixer els paquets 2.5D i, finalment, es van fer servir àmpliament per a la integració de processadors de memòria d'ample de banda (HBM).
Diagrama d'un paquet 2.5D
Embalatge 3D
En un paquet IC 3D, les matrius lògiques s'apilen juntes o amb matrius d'emmagatzematge, eliminant la necessitat de construir grans System-on-Chips (SoC).Les matrius estan connectades entre si per una capa interposadora activa, mentre que els paquets IC 2.5D utilitzen cops conductors o TSV per apilar components a la capa interposadora, els paquets IC 3D connecten múltiples capes d'hòsties de silici a components mitjançant TSV.
La tecnologia TSV és la tecnologia clau en paquets IC 2.5D i 3D, i la indústria dels semiconductors ha estat utilitzant la tecnologia HBM per produir xips DRAM en paquets IC 3D.
Una vista en secció transversal del paquet 3D mostra que la interconnexió vertical entre xips de silici s'aconsegueix mitjançant TSV de coure metàl·lic.
Chiplet
Els xiplets són una altra forma d'embalatge IC 3D que permet la integració heterogènia de components CMOS i no CMOS.En altres paraules, són SoC més petits, també anomenats chiplets, en lloc de grans SoC en un paquet.
Descompondre un gran SoC en xips més petits i més petits ofereix rendiments més alts i costos més baixos que un sol matriu nu.Els chiplets permeten als dissenyadors aprofitar una àmplia gamma d'IP sense haver de considerar quin node de procés utilitzar i quina tecnologia utilitzar per fabricar-lo.Poden utilitzar una àmplia gamma de materials, com ara silici, vidre i laminats per fabricar el xip.
Els sistemes basats en chiplets estan formats per múltiples chiplets en una capa intermèdia
Paquets Fan Out
En un paquet Fan Out, la "connexió" es ventila a la superfície del xip per proporcionar més E/S externa.Utilitza un material d'emmotllament epoxi (EMC) que està totalment incrustat a la matriu, eliminant la necessitat de processos com ara el cop d'hòsties, el flux, el muntatge de xips, la neteja, la polvorització inferior i el curat.Per tant, tampoc es requereix cap capa intermèdia, cosa que facilita molt la integració heterogènia.
La tecnologia fan-out ofereix un paquet més petit amb més E/S que altres tipus de paquets, i el 2016 va ser l'estrella de la tecnologia quan Apple va poder utilitzar la tecnologia d'embalatge de TSMC per integrar el seu processador d'aplicacions de 16 nm i DRAM mòbil en un sol paquet per a iPhone. 7.
Embalatge en ventall
Embalatge de nivell d'hòsties de sortida (FOWLP)
La tecnologia FOWLP és una millora en l'envasament a nivell d'oblees (WLP) que proporciona més connexions externes per a xips de silici.Consisteix en incrustar el xip en un material d'emmotllament epoxi i després construir una capa de redistribució d'alta densitat (RDL) a la superfície de l'hòstia i aplicar boles de soldadura per formar una hòstia reconstituïda.
FOWLP proporciona un gran nombre de connexions entre el paquet i la placa d'aplicació, i com que el substrat és més gran que la matriu, el pas de la matriu és realment més relaxat.
Exemple de paquet FOWLP
Integració heterogènia
La integració de diferents components fabricats per separat en conjunts de nivell superior pot millorar la funcionalitat i millorar les característiques operatives, de manera que els fabricants de components semiconductors poden combinar components funcionals amb diferents fluxos de procés en un únic conjunt.
La integració heterogènia és similar al sistema en paquet (SiP), però en lloc de combinar múltiples matrius nues en un sol substrat, combina múltiples IP en forma de Chiplets en un sol substrat.La idea bàsica de la integració heterogènia és combinar diversos components amb diferents funcions en un mateix paquet.
Alguns blocs tècnics en la integració heterogènia
HBM
HBM és una tecnologia d'emmagatzematge de pila estandarditzada que proporciona canals d'ample de banda elevat per a dades dins d'una pila i entre la memòria i els components lògics.Els paquets HBM apilen la memòria i els connecten mitjançant TSV per crear més E/S i ample de banda.
HBM és un estàndard JEDEC que integra verticalment diverses capes de components DRAM dins d'un paquet, juntament amb processadors d'aplicacions, GPU i SoC.HBM s'implementa principalment com un paquet 2.5D per a servidors de gamma alta i xips de xarxa.La versió HBM2 ara aborda les limitacions de capacitat i velocitat de rellotge de la versió inicial de HBM.
Paquets HBM
Capa intermèdia
La capa interposadora és el conducte a través del qual es fan passar els senyals elèctrics des de la matriu o placa nua multixip del paquet.És la interfície elèctrica entre els endolls o connectors, permetent que els senyals es propagin més lluny i també connectats a altres endolls de la placa.
La capa interposadora pot estar feta de silici i materials orgànics i actua com a pont entre la matriu de matriu múltiple i el tauler.Les capes d'interposició de silici són una tecnologia provada amb una densitat d'E/S alta de to fi i capacitats de formació de TSV i tenen un paper clau en l'embalatge de xips IC 2.5D i 3D.
Implementació típica d'una capa intermèdia particionada del sistema
Capa de redistribució
La capa de redistribució conté les connexions o alineacions de coure que permeten les connexions elèctriques entre les diferents parts del paquet.És una capa de material dielèctric metàl·lic o polimèric que es pot apilar al paquet amb matriu nu, reduint així l'espai d'E/S dels grans chipsets.Les capes de redistribució s'han convertit en una part integral de les solucions de paquets 2.5D i 3D, la qual cosa permet que els xips d'ells es comuniquin entre ells mitjançant capes intermèdies.
Paquets integrats mitjançant capes de redistribució
TSV
TSV és una tecnologia d'implementació clau per a solucions d'embalatge 2.5D i 3D i és una hòstia plena de coure que proporciona una interconnexió vertical a través de la matriu d'hòstia de silici.Recorre tota la matriu per proporcionar una connexió elèctrica, formant el camí més curt d'un costat a l'altre de la matriu.
Els forats passants o vies es gravan a una certa profunditat des de la part frontal de l'hòstia, que després s'aïlla i s'omple dipositant un material conductor (generalment coure).Un cop fabricat el xip, s'aprima des de la part posterior de l'hòstia per exposar les vies i el metall dipositat a la part posterior de l'hòstia per completar la interconnexió TSV.
Hora de publicació: Jul-07-2023